Có rất nhiều bình luận trên các trang này dọc theo các dòng “Tại sao bạn sử dụng vi điều khiển, khi bạn có thể dễ dàng sử dụng bộ đếm thời gian 555!” Và, vâng, chúng tôi trong một số trường hợp đồng ý với tình cảm, nhưng khi có cơ hội nhận xét của người dùng Hackaday.io [Tim Bösceke] đã đề xuất quay vòng và xây dựng một bộ vi điều khiển trong số 555 bộ hẹn giờ, Gauntlet rất tốt và thực sự bị ném xuống. Bây giờ hãy rõ ràng, đây không phải là lần đầu tiên chúng tôi gặp phải ý tưởng này, đã có một bản dựng dựa trên Breadboard 555 mười năm trước, nhưng đây là lần đầu tiên chúng tôi thấy được thực hiện bằng cách tận dụng sự tổng hợp nguồn mở nhắm vào PCB Những
Yếu tố logic đầu tiên là một biến tần dễ dàng, được xây dựng bằng cách buộc các chân được đặt và ngưỡng với nhau.
Mô hình LTSpice của một cổng NAND được triển khai với 555 và điốt
Từ đó, thật dễ dàng là một vài mạng điện trở diode vào đầu vào, để hiệu ứng cổng NAND2 và cổng NOR2. Sự phát triển đã được tăng tốc một chút bằng cách mô hình hóa các mạch logic trong LTSpice, để tìm sự kết hợp tốt nhất của các giá trị phần. Từ những yếu tố dễ dàng này, tất cả các chức năng logic thậm chí còn có thể được thực hiện. Tiếp theo một yếu tố bộ nhớ là cần thiết. Khi may mắn sẽ có nó, 555 có nắp lật RS như một phần của mạch của nó, được cung cấp bằng các đầu vào so sánh kép. Tất cả những gì cần thiết là để phân phối đầu vào của GRS tại VDD / 2 và sau đó cung cấp dữ liệu thông qua một bóng bán dẫn vượt qua và xin chào Presto! một sự phục vụ, mặc dù còn nhỏ.
[Tim] trước đây đã tạo một CPU tối giản có tên MCPU, với bốn hướng dẫn đơn thuần, được phát triển để phù hợp với FPGA 32 Macrocell, vì vậy đã có thể sử dụng lại thiết kế đó cho dự án này. Phần thú vị là tận dụng các công cụ PCBFLOW [Tim] duy trì, thực hiện luồng tổng hợp Yosys với phần phụ trợ tùy chỉnh và định tuyến (PNR). Một tệp tự do được tạo ra mô tả các mạch (macrocells) [Tim] muốn sử dụng, sau đó một tập lệnh tổng hợp được triển khai dòng sử dụng Yosys / GHDL để xóa thiết kế, ánh xạ nó vào công nghệ được xác định trước đó và viết ra một netlist Công cụ PNR có thể sử dụng. Giúp yosys cũng viết ra một PDF của thiết kế cũng như một netlist gia vị. Thật là một công cụ!
Công cụ PNR [Tim] được tạo cho PCBFLOW được viết bằng Python và xuất định dạng XML Eagle có thể sử dụng. Công việc của nó là đặt macrocells (cố tình chế tạo vuông) bằng cách tìm kiếm mạch vật lý phù hợp, bao gồm tất cả các thụ động, thả chúng vào PCB, thêm các kết nối và sau đó tối ưu hóa bố cục bằng cách sử dụng ủ mô phỏng, tối ưu hóa độ dài theo dõi tối thiểu. Chúng tôi nghĩ rằng kết quả là khá khéo léo tìm kiếm, và phương pháp này là thứ có thể dễ dàng được sử dụng lại cho các dự án khác trong tương lai.
Cảm ơn [ygdes] để gửi cái này vào!